电子设计套件 v13.3[光盘镜像] TLF-SOFT-Xilinx ISE Design Suite v13 3 ISO-TBE iso

英文名: Xilinx.ISE.Design.Suite

资源格式: 光盘镜像

版本: v13.3

发行时间: 2011年

语言:  英文

简介: 

语言：英文
类别：电子设计套件

（from：china.xilinx）
Xilinx ISE Design Suite 设计套件是面向 Virtex -6 和 Spartan -6 FPGA 系列并针对生产力精心优化的工具套件，在降低功耗与成本方面取得了突破性进展。作为业界唯一一款特定领域的设计套件，赛灵思最新版本的发布， 是这一行业屡获殊荣的软件不断发展和演进的又一重要一步，它将进一步提高设计生产力和系统性能，使逻辑、嵌入式、数字信号处理 (DSP) 和系统设计人员能够更轻松地推出更复杂的创新型可编程电子产品，从而加速产品上市进程并提升产品质量。

ISE DESIGN SUITE 的主要优势

针对 VIRTEX -6 和 SPARTAN -6 FPGA：
● 利用自动时钟门控技术将动态功耗降低30%之多
● 利用第四代部分重配置设计流程降低系统成本
● PlanAhead – 面向逻辑设计人员的新款 RTL 到比特流设计流程
● 利用 AXI4 接口实现即插即用式 FPGA 设计

全新发布的ISE Design Suite 13.3设计套件，其中结合了许多全新功能，能让数字信号处理器（DSP）设计业者针对无线、医疗、航天与国防、高效能运算与视讯应用等设计，轻松地加入位精准的完全客制化单、双精度浮点运算功能。客户可透过System Generator for DSP，以及运用Xilinx Floating-Point Operator IP LogiCORE执行上述设计流程。结合单、双精度、以及具备完全客制化精度浮点运算功能，加上System Generator for DSP带来的高生产力，DSP设计业者可在这种环境中轻松地设计、模拟和建置各种浮点运算设计，并能对硅组件部分及系统所需要的功耗拥有更佳的掌握度。

赛灵思的Floating-Point Operator核心可让各种浮点计算作业能在FPGA中执行。当透过CORE Generator工具产生核心时，该作业即可确定，而现在则由System Generator来执行这项工作，同时每项作业变量有一个共享的AXI-4串流接口。以往客户可运用CORE Generator中的完全客制化精度浮点运算IP，在单赛灵思FPGA组件中加入浮点运算设计。然而，要采用这种设计流程，业者必须了解VHDL或Verilog语言，而且对DSP研发业者来说仿真作业亦是一大挑战。但有了ISE Design Suite 13.3设计套件后，研发业者现在可透过运用The Math Works’ Simulink的各种仿真功能，从更高的抽象层了解他们的系统，可确保设计对精确度的要求。

ISE Design Suite 13.3设计套件也加入了Red Hat Enterprise Linux 6操作系统，并针对逻辑、嵌入式和系统版本用户提供加强的生产力功能。所有版本都内含即插即用IP的加强功能和支持7系列FPGA。嵌入式与系统版本内含Platform Studio简单易用的强化功能，其中包括全新的图形化设计视图（Graphical Design View）功能。逻辑版内含支持PlanAhead设计分析工具的生产力强化功能，包括针对HDL档案的图形阶层查看器（Graphical Hierarchy Viewer）

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本文链接: https://www.books51.com/256799.html

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