未通过安全和安装测试，使用后果自负与本论坛无关
软件版权归原作者及原软件公司所有，如果你喜欢，请购买正版软件
注：此链接下载转自：TLF论坛

Super-FinSim是顶级的线性FinSim Verilog仿真器，从1993年放出第一款FinSim Verilog仿真器至今，FinSim Verilog已经引入了许多崭新的功能：混合编译和解释型仿真，仿真工厂可以让工程师管理数以百计的同步仿真、分离和增量编译、高性能保存和重启、直接集成C代码，无须PLI。

Super-FinSim 仿真环境由一个附带OVI的Virology编译器，一个仿真构件和一个仿真内核组成。Verilog编译器用于（1）检查设计的句法和语意的正确性，（2）依据设计要求产生配置仿真内核所要求的代码和数据。（3）选择性的产生一个供其它应用程序处理的中间格式表达。仿真构件用于链接构成一个仿真器所需要的所有文件，例如，编译器的输出和仿真内核。主C链接器用于此目的。仿真内核是所有Veilog设计仿真公共代码。一旦配置完成，仿真内核就成为一个定制的Verilog设计的仿真器。Super-FinSim的仿真器可以运行

《51Read》

资源无源时，可利用百度网盘 & 迅雷云盘取回

中文名: 从零开始学CPLD和Verilog HDL编程技术
作者: 刘汉文
高广海
图书分类: 硬件
资源格式: PDF
版本: 扫描版
出版社: 国防工业出版社
书号: 7118046094
发行时间: 2006年08月
地区: 大陆
语言: 简体中文
简介:

目录:

第一章 CPLD与FPGA概述
第二章 CPLD实验仪介绍

《51Read》

概述：

《Verilog HDL数字设计与综合(第2版)》由帕尔尼卡所著，《Verilog HDL数字设计与综合(第2版)》从用户的角度全面阐述了Verilog HDL语言的重要细节和基本设计方法，并详细概述了Verilog 2001版的主要改进部分。《Verilog HDL数字设计与综合(第2版)》重点关注如何应用Verilog语言进行数字电路和系统的设计和验证，而不仅仅讲解语法。全书从基本概念讲起，并逐渐过渡到编程语言接口以及逻辑综合等高级主题。书中的内容全部符合Verilog HDL IEEE 1364—2001标准。

说明：网盘下载地址在一楼

内容截图：

《51Read》