开源可扩充处理器架构 源代码 (OpenSPARC Source code)2016 UP openpiton（ Multiple manycore chips 众核超算原型）[压缩包]

资源信息：

中文名: 开源可扩充处理器架构 源代码
英文名: OpenSPARC Source code
别名: OpenSPARC 源代码
资源格式: 压缩包
版本: 2016 UP openpiton（ Multiple manycore chips 众核超算原型）
发行时间: 2009年
地区: 美国
语言: 英文
书我要，下载先！ http://www.books51.com/ 祝您开卷有益！

概述:

OpenPiton®
OpenPiton® is the open source release of the Princeton Piton many-core processor, which has been designed and taped-out in March 2015 in Princeton Parallel Group under supervision of Prof. David Wentzlaff. Some of OpenPiton® features are listed below:
OpenSPARC T1 Cores (SPARC V9)
Written in Verilog HDL
Scalable up to 1/2 Billion Cores
Large Test Suite (>8000 tests)
Single Tile FPGA (Xilinx ML605) Prototype
Princeton Piton Processor, is a many-core designed by Prof. Wentzlaff’s research group in March, 2015. It is taped-out in IBM 32nm SOI process. Some of Piton’s features are listed below:
25 modified OpenSPARC T1 cores
Directory-based shared memory
3 On-chip networks
Multi-chip shared memory support
1 GHz clock frequency
IBM 32nm SOI process (6mm*6mm)
460 million transistors
网盘分流http://pan.baidu.com/s/1geEszLL
http://parallel.princeton.edu/openpiton/#infosec

XDR 内存开发资料更新自述
XDR（eXtremeDataRate）内存是Rambus开发的一种高带宽传输内存技术。SPARC处理器若加入此技术更能提供产品性能与竞争力。

HyperTransport Bus 更新自述
鉴于AMB、J-Bus、PCIE总线功能有限，特补上HyperTransport Bus以供参考。希望对你有用。

OpenSPARC T2 1.3 更新概述
A fully synthesizable, reduced footprint, System-level model has been developed, suitable for FPGA and Emulation Platforms. This model has single OpenSPARC T2 core, crossbar interconnect, and WISHBONE Memory Controller ( from http://www.opencores.org). This environment supports RTL Simulation, FPGA Synthesis and Gate-level simulation with a one-to-one correspondence (i.e a given test runs unchanged in the RTL & Gate environments.) This environment is hardware platform neutral and can be ported on any FPGA prototyping board.
Specifically, following new flows are supported with this release:
* Added design compile-time flag ‘FPGA’. Inclusion of this flag at the simulation or compile time will make design synthesizable with the FPGA tools. We have primarily tested this with Synplicity tool chain
* Added new regression environment in “sims” which allows full-system (core, crossbar, wishbone, memory controller) to be simulated in software.
* FPGA synthesis script ‘fpga_synth’ is provided to automate the synthesis of the design on FPGAs. Script is general enough to be used with any FPGA device or any vendor synthesis tool
* Finally, FPGA netlist simulation environment is provided to verify the functionality of the FPGA netlist

OpenSPARC 源代码
[已通过安全检测]RISING.ANTIVIRUS.Personal.Edition.2008.Retail
[病毒库发布日期]2008-11-04
[已通过安装测试]Windows XP Professional + Service Pack 3
共享服务时间:通常随机
共享服务器:通常Razorback 3.1/Razorback 3.0
软件版权归原作者及原软件公司所有 请遵循GPL授权协议使用

SPARC
Sun UltraSPARC II处理器
SPARC，全称为“可扩充处理器架构”（Scalable Processor ARChitecture），是RISC微处理器架构之一。它最早于1985年由升阳电脑所设计，也是SPARC国际公司的注册商标之一。这家公司于 1989年成立，其目的是向外界推广SPARC，以及为该架构进行符合性测试。此外该公司为了扩阔SPARC设计的生态系统，SPARC国际也把标准开放，并授权予多间生产商采用，包括德州仪器、Cypress半导体、富士通等。由于SPARC架构也对外完全开放，因此也出现了完全开放原始码的LEON 处理器，这款处理器以VHDL语言写成，并采用LGPL授权。
SPARC架构原设计给工作站使用，及后应用在升阳、富士通等制造的大型SMP服务器上。而升阳开发的Solaris操作系统也是为SPARC设计的系统之一，除Solaris外，NeXTSTEP、Linux、FreeBSD、OpenBSD及NetBSD系统也提供SPARC版本。
现时最新版本的SPARC为第8及第9版，在2005年12月，升阳方面宣布其UltraSPARC T1处理器将采用开放原始码方式。
开源CPU–OpenSparc T1简介 FPGA级别
2006年3月，Sun宣布开源化其多核心UltraSparc T1 CPU的处理器设计，采用的是GNU通用公共许可证(GNU GPL license)。之前Sun已经公开了”Hypervisor”API规范，允许各公司将Linux、BSD 及其他操作系统移植到UltraSparc T1平台。
Sun是业界首家将复杂的硬件设计使用GNU GPL许可进行发布的公司，而此举也将为UltraSparc T1处理器增加曝光度，并吸引开发人员为该平台开发软硬件解决方案。
该硬件设计的开源发布包括64-bit UltraSparc T1的Verilog硬件描述语言源代码，验证套装和模拟模型，ISA规范及Solaris 10 OS虚拟镜像。T1处理器的代号为“Niagara”，于去年发布并应用于Sun的T1000/T2000服务器中。 Sun目前推出了4、6、8核心的CPU版本，且每核心最多支持4线程，即总共最多32线程。T1基于Sparc V9架构，每核心集成16KB指令缓存和8KB主数据缓存，整个处理器共享3MB L2缓存。“OpenSparc T1”芯片设计，验证套装，架构和性能模型工具已经发布在http://www.opensparc.net网站。Sun还发布了“Cool Tools”，其中包括优化多线程CPU性能的各种程序以及CMT编程及描绘工具。
OpenSparc T1处理器的主要特征包括：
8个Sparc V9处理核心，每核心4线程，共计32线程
每处理核心16KB一级指令缓存，共128KB；
每处理核心8KB一级数据缓存，共64KB；
3MB二级缓存，4-way bank，12向关联，各核心共享；
4个DDR2内存控制器，每通道位宽144bit，总带宽峰值25GB/s；
IEEE754兼容浮点单元(FPU)，各核心共享；
J-Bus输入输出接口，峰值带宽2.56GB/s，128bit多元地址/数据复用总线。
http://blog.21ic.com/uploadfile-/2007-3/327375355.jpg
UltraSPARC T1
Sun UltraSPARC T2解析
新一代的UltraSPARC T2处理器带有8个核心，可以同时处理64个线程。T2的产品代号Niagra 2，不仅将应用在SUN自己的服务器上，还可能放在机顶盒、路由器等设备中。目前处理器由TI负责制造，采用SoC设计，带有2个以太网接口，1个 PCIe ×8接口和4个双通道FBDIMM内存控制器，整个处理器带有5.03亿个晶体管，核心大小342平方毫米，目前共推出1.2GHz与1.4GHz两种频率，在1.4GHz主频的电压为1.1伏，工作频率上功耗85W。
http://www.opensparc.net/images/stories/t2/ultrasparc-t2-layout.png
UltraSPARC T2设计蓝图
65纳米技术更节能
　　SUN已经成功将90纳米的制作工艺成功转制成65纳米工艺，这样意味着在同样面积的芯片上可以放入更多的模块。此外，T2还使用了其具有革命性的酷线程(CoolThreads?)芯片多线程技术(CMT)扩展到每线程功耗低于2瓦的UltraSPARC T2处理器。换句话说，拥有这项技术后，SUN的产品功耗将是竞争对手的十分之一或三十分之一。因此我们将看到业界功耗最低、8个内核、64个线程、4倍的吞吐量及网络和安全的功能性于一身的产品。
芯片特点
处理器 八核心 工作主频在900MHz – 1.4GHz
支持64线程
支持64 FB-DIMMs, 4个内存控制器
内存带宽 60+GB/S
功耗 标准95W或最高123W
其他特点 8个浮点运算单元(FPUs)
双10Gbit以太网接口和PCI-E支持
4MB二级缓存 (8 banks)
每核心1个安全协处理器
核心特点
核心特征 大小：12 mm2
8线程
2条指令管线 + 1个浮点计算 + 1个密码加速单元
8KB 数据缓存+ 16KB 指令缓存
其他应用
其他应用 单插槽的机架或刀片服务器
WiMAX 无线
3G/4G
网络基础构架
性能翻倍，新一代架构有突破
　　UltraSPARC T2处理器将单一芯片上集成的系统功能提升到空前水平，在性能方面也是T1的两倍。这首先要得益于它较高的吞吐量处理器能力，在 SPECint_rate2006和SPECfp_rate2006的测试中，这两项成绩分别是78.3 est和62.3 est，这主要得益于该处理器的8核和每核8线程的设计特色。在网络连接方面，该处理器支持两个可虚拟化的多线程的每秒10千兆比特的以太网端口，也就是万兆以太网接口，并具有内建的包分类功能。在安全方面，8个密码加速单元，一共有10个独立的功能，可满足不断增长的安全需求，包括由NSA批准的算法，在性能上也没有任何损失。
　除此之外，在计算方面8个浮点单元，SUN将CMT的技术优势扩展到了高性能计算领域，适用于各类科学应用，创立了单芯片 SPECfp_rate2006世界记录和单芯片，有8条通道的输入输出接口可以满足行业标准PCI Express I/O高速应用，如流媒体、数据库读/写，以及数据备份等。4个内存控制器，提供了每秒50千兆字节以上的内存访存速度。
以下表格中公布的是UltraSPARC T2单处理器的性能测试结果：
SPECint_rate2006 SPECfp_rate2006
1.4GHz Sun UltraSPARC T2 148％ 134％
4.7GHz IBM POWER 6 115％ 125％
2.66GHz Intel X5355 100％ 100％
开源让更多用户受益
　　UltraSparc T2也将和UltraSparc T1一样采用开放原始码授权，到目前为止，OpenSPARC T1源码的下载已经超过5,500次。现在Sun正准备将UltraSPARC T2的源码在www.opensparc.net上向OpenSPARC社团发布。并且提供了程序员参考手册、微架构技术规范、OpenSPARC T2β版评估项目等一系列措施，其中程序员参考手册里提供了软件端口、操作系统端口，以及加快OpenSPARC T2项目进展的应用工具。微架构技术规范里提供了对OpenSPARC T2硬件模块特性和功能的详细描述。OpenSPARC T2β版评估项目为一定数量的硬件设计人员和工具开发人员提供早期试用版，让他们开始使用具有片上系统功能性的最新CMT技术。该项目将促进 OpenSPARC T2社团的发展，加快调试过程，以获得性能更佳的OpenSPARC T2的第一个版本，配合具有海量线程特性的Solaris操作系统使高线程处理器UltraSPARC T2的技术优势得到充分发挥，拥有开放的、低成本的虚拟化功能。
OpenSPARC Internals
http://www.sun.com/offers/images/OpenSPARC_Internals_Book.gif
This book is intended as a “getting started” companion to both OpenSPARC T1 and OpenSPARC T2. Now that Sun has open-sourced OpenSPARC T1 and T2, what can they be used for? One thing is certain: the real-world uses to which OpenSPARC will be put will be infinitely more diverse and interesting than anything that could be suggested in this book! OpenSPARC Internals was largely written by the team of OpenSPARC designers, developers, and programmers to acquaint readers with OpenSPARC and to guide users as they develop their own OpenSPARC designs. Here are some highlights of the book:
How to customize and use OpenSPARC
How to start using OpenSPARC code
How to make basic changes including
configuring number of cores or threads
paring to a smaller size
fitting on an FPGA
adding extensions
How to set up
simulation environment
emulation environment
How to verify an OpenSPARC design
OpenSPARC Internals
Edited by David Weaver
Published by Sun Microsytems, Inc.
369 pages
First printing, October 2008
ISBN 978-0-557-01974-8
What are they saying about OpenSPARC Internals?
“The coverage is extremely broad and deep, from the basics of the OpenSPARC architecture, the rationale for throughput optimized microprocessor design, and the microarchitecture of the T1 and T2 implementations to a roadmap for using the T1 and T2 design database and design verification suites.”
Kunle Olukotun
Stanford University
Professor, Electrical Engineering & Computer Science
Founder, Afara Websystems
Director, Pervasive Parallelism Lab
“OpenSPARC Internals provides an in-depth explanation of UltraSPARC T1/T2 internal architecture. It also serves as a detailed reference for guiding the implementation of a chip multithreaded microprocessor or the development of a SoC based application system. This book plays a significant role in helping promote not only the application of UltraSPARC T1/T2 but also the research and development of a chip multithreaded microprocessor as well as its applications.”
Dongsheng Wang, Ph.D.
Tsinghua University, Beijing, China
Professor, Dept. of Computer Science
Director of Microprocessor and SoC Center
“Like the open-source OpenSPARC T1 and T2 projects, OpenSPARC Internals delivers a comprehensive package. The book tells a complete story behind Sun’s current flagship chip-multithreaded (CMT) processors-from the design theories and internals to the development tools and methodologies. The book is especially indispensable to anyone interested in uncovering ways to take advantage of the open-source OpenSPARC projects.”
James C. Hoe
Carnegie Mellon University
Associate Professor, Electrical & Computer Engineering
“This book provides a wealth of practical tips for getting started using OpenSPARC, and OpenSPARC provides a great design to take full advantage of modern FPGAs.”
Ivo Bolsens Chief Technology Officer, Xilinx Corporation

Simply RISC S1 Core
Written by Administrator
Monday 10 November 2008
Simply RISC S1 Core is a cutdown version of the OpenSPARC processor released as open-source by Sun Microsystems. The current version is based on the latest OpenSPARC T1 v1.6.
While OpenSPARC T1 (codename Niagara) features 8 SPARC CPU Cores and several peripherals, Simply RISC S1 Core (codename Sirocco) takes only one 64-bit SPARC Core from that design and adds a Wishbone/AMBA bridge and a simple reset controller:

Simply RISC S1
The whole process of designing a Wishbone bridge for the SPARC Core has been detailed in Chapter 11 of the book OpenSPARC Internals; the design now also supports an AMBA bridge as explained on the home page.
The enviroment contains scripts that support the use of three different “flavors” of the S1 Core; the following table summarizes the synthesis results obtained with Xilinx tools:S1 Core version Description Virtex-5 Area (*)
S1 Core EE Four threads, usual 16K+8K L1 caches 60K LUTs
S1 Core SE One thread, usual 16K+8K L1 caches 40K LUTs
S1 Core ME One thread, no L1 caches 37K LUTs
(*) Number of Slice LUTs on Virtex-5 devices, pre-Place-and-Route, obtained with provided push-button script

HyperTransport
http://www.hypertransport.org/images/header_top_lt.gif
　　HyperTransport技术是一种高速、低延时、点对点的连接，旨在提高电脑、服务器、嵌入式系统，以及网络和电信设备的集成电路之间的通信速度。它的速度比某些现有技术高出48倍。
　　HyperTransport有助于减少系统之中的布线数量，从而能够减少系统瓶颈，让当前速度更快的微处理器能够更加有效地在高端多处理器系统中使用系统内存。
　　HyperTransport技术的设计目的是：
　　提供比现有技术高得多的带宽
　　使用低延时响应和较少的引脚数
　　在保持与传统电脑总线的兼容性的同时，可以扩展到新的SNA（系统网络架构）总线
　　对操作系统保持透明，对周边设备驱动程序的影响极小
　　HyperTransport技术由AMD和众多行业合作伙伴共同开发而成，由 HyperTransport技术联盟（一家位于得克萨斯的非盈利性企业）管理和发放许可。如需查看关于HyperTransport的全部规格和更多信息，请访问HyperTransport.org。
　　HyperTransport双向传输总线技术，相对于过去的PCI总线设计而言，Hyper Transport技术从根本上有了显著的提高。从单纯的数据比较来看，Hyper Transport在数据传输率上达到了惊人的12.8GB/s，这个数值相比Intel最新3GIO技术的最初理论传输率高出了很多(3GIO早期产品的带宽设计为2.5GB/s，远景规划为10GB/s)。同目前的PCI总线而言，HyperTransport的数据传输率高出了整整96倍以上
　　HyperTransport最初是AMD在1999年提出的一种总线技术，随着AMD64位平台的发布和推广，HyperTransport应用越来越广泛，也越来越被人们所熟知。
　　HyperTransport是一种为主板上的集成电路互连而设计的端到端总线技术，它可以在内存控制器、磁盘控制器以及PCI总线控制器之间提供更高的数据传输带宽。HyperTransport采用类似DDR的工作方式，在400MHz工作频率下，相当于800MHz的传输频率。此外HyperTransport是在同一个总线中模拟出两个独立数据链进行点对点数据双向传输，因此理论上最大传输速率可以视为翻倍，具有4、8、16及32位频宽的高速序列连接功能。在400MHz下，双向4bit模式的总线带宽为0.8GB/sec，双向 8bit模式的总线带宽为1.6GB/sec；800MHz下，双向8bit模式的总线带宽为3.2GB/sec，双向16bit模式的总线带宽为 6.4GB/sec，双向32bit模式的总线带宽为12.8GB/sec。以400MHz下，双向4bit模式为例，带宽计算方法为 400MHz×2×2×4bit÷8＝0.8GB/sec。
　　HyperTransport还有一大特色，就是当数据位宽并非32bit时，可以分批传输数据来达到与32bit相同的效果。例如16bit的数据就可以分两批传输，8bit的数据就可以分四批传输，这种数据分包传输的方法，给了 HyperTransport在应用上更大的弹性空间。
　　2004年2月，HyperTransport技术联盟(Hyper Transport Technology Consortium)又正式发布了HyperTransport 2.0规格，由于采用了Dual-data技术，使频率成功提升到了1.0GHz、1.2GHz和1.4GHz，数据传输带宽由每通道1.6Gb/sec 提升到了2.0GB/sec、2.4Gb/sec和2.8GB/sec，最大带宽由原来的12.8Gb/sec提升到了22.4GB/sec。
　　当HyperTransport应用于内存控制器时，其实也就类似于传统的前端总线(FSB,Front Side Bus)，因此对于将HyperTransport技术用于内存控制器的CPU来说，其HyperTransport的频率也就相当于前端总线的频率。
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　　为什么才会诞生HyperTransport
　　Intel从82810芯片组开始，创造了自己的Hub Link技术来连接南北桥芯片，使得当时810芯片组成为最能发挥Ultra DMA66传输性能的芯片组。因为Intel的授权费用高昂，所以很多的台湾芯片组厂商为了不向Intel取得Hub Link (8bit，133Mhz，266MB/Sec)技术授权。为了弥补在性能上可能产生的劣势，芯片组厂商都开发自己的技术来解决这一问题。例如VIA开发了V-Link（32bit，66Mhz，266MB/Sec），SIS也开发了他们自己的DPI（Dedicated Pci to Ide bus，266MB/Sec）或者是最新的Multi-threaded IO Link（1.2GB/Sec）。
　　AMD也同样针对自己的CPU设计有支持的芯片组，他们同样必须面对如何连接南北桥才能更好的发挥Ultra DMA 66/100的效能问题。AMD的技术绝对可以达到这个水平，但是AMD的目的是不想开发独自一家的芯片组技术，而是想制订出一种能适用于各种高速度芯片组之间的传输界面，这就是LDT (Lightning Data Transport)，2001年2月改名为HyperTransport。
　　HyperTransport的发展之路
　　HyperTransport的前身称为LDT，最早在99年的MicroProcessor Forum就提出了这个高速传输接口界面，当时是同”SiedgeHammer” CPU一同提出的。不过当时的LDT技术几乎就只能说纯粹是个想法而已，一直到2000年5月份的时候，才正式推出了它的1.0版，有了运行规格，但当时没有完成任何电气规格方面的设计，只是到了目前才完善了电气规格方面的制定（目前为1。01C版本，需要通过AMD的授权才能正式获得。）
　　在2000 WinHEC上，AMD再次将LDT技术搬上讲坛，据说当时有1500个厂商代表出席参加，整个会场爆满。然后开始有了HyperTransport的技术白皮书。之后的2000年6月Platform 2000技术会议上AMD再次将LDT技术，摆上桌面。人们一次次接触到这项新技术，越发感兴趣，加上优秀的性能，很大程度上促进了 HyperTransport技术的发展。
　　HyperTransport技术概要
　　HyperTransport除了可以将芯片间数据的高速传输之外，它还具有”封包传输技术（Packet-Based）”、”双条单向数据流及点对点的数据连接方式”、”弹性数据带宽”等。使用HyperTransport自然是有它的道理的，它的可以改善系统数据传输的瓶颈，可以为系统设计人员制造更高效能的系统设备提供基础，完完全全的加快整个系统性能运行效能，好处可以说是接踵而来。 HyperTransport到底有多快呢？峰值可以达到6.4GB/Sec，就拿现在的Hub Link、V-Link，DPI等技术来看，HyperTransport是他们的24倍，对于32bit、33.33Mhz的PCI相比，是PCI的 48倍。看到这里我想你已经很明白我们为什么要HyperTransport技术啦！
　　那些设备可能要用到HyperTransport技术
　　既然HyperTransport技术带来性能的提升如此之高，那么那些系统会需要高速数据交流和高速芯片组呢？
　　1、 网络路由器
　　2、 网络交换机
　　3、 网络集线器
　　4、 服务器
　　5、 工作站
　　除了这些设备，本人觉得还不完善。在个人的设备和家庭设备上也完全可以使用。未来的手持通讯设备、家庭计算机网络设备等，都是HyperTransport技术可以完全发挥作用的地方。
　　HyperTransport技术对于网络传输方面的性能提高
　　现在的网络设计简直就是为了自身服务器能力的高效时代，所有的设备都需要高档。就连Intel 方面的Pentium 4都自称”NetBurst”运算构架，特别强调对于网络方面有性能的提高。同样在AMD方面也有HyperTransport的数据处理技术，也是同样大力宣传对网络系统可以带来非常之大的宣传。因为现在的环境是这样，只有这样才能吸引人。HyperTransport对与网络方面的帮助，主要在于电脑系统同网络设备同时才用HyperTransport技术时，才可能得到非常高效的性能提高。其中包括WEB服务器使用的HyperTransport、宽带网络数据设备的HyperTransport、TCP-IP交换机使用的HyperTransport、防火墙使用的HyperTransport、工作站使用的HyperTransport、打印系统使用的HyperTransport、桌面电脑使用的HyperTransport等等。所有的硬件系统都用上HyperTransport的技术，自然而然网络速度方面也会有一个飞越。
　　HyperTransport的技术合作伙伴
　　HyperTransport不仅仅对电脑效能方面有帮助，在网络设备和通讯设备方面都有很高的性能提高。对于提出这一技术的AMD自身来说，至少有两个地方可以使用到HyperTransport：
　　AMD的芯片组
　　在过去的年代里南北桥芯片组以33bit、33MHz的PCI界面连接，但是随着UDMA 66/100的传输技术出现后，不足以应付这些资料的传输速度。现在HyperTransport出现后，完全可以取代PCI，而且足以应付PCI-X、 66.66MHz PCI都游仞有余。
　　AMD的多处理器架构
　　从Athlon开始就可以支持多处理器运行的架构，但是AMD现在使用的EV6汇排流总线似乎难以应付大容量数据的处理，为了未来的K8或者更强大的处理器多颗并行使用的时候，如果使用HyperTransport接口来做数据资料的传输，你可以想象带宽所带来的性能提高。
　　其他更多的厂商
　　其实在其它系统上有100多家的厂商和AMD在共同研究、讨论和推广HyperTransport。其中有代表性的为一下几家：
　　Cisco 路由器、交换机
　　Sun 服务器、工作站、
　　Via 处理器、芯片组、显示芯片、其它芯片
　　Sis 芯片组、显示芯片、其它芯片
　　Ali 芯片组、其它芯片
　　AMP 网络连接器和接插件
　　Broadcom 宽带网络控制芯片
　　Phoenix BIOS、硬件底层程序
　　Fujitsu PC个人机、激光打印机、MO、硬盘
　　TYAN 主板、PC个人机
　　Nvidia 芯片组、显示芯片、多媒体芯片
　　Ati 芯片组、显示芯片、多媒体芯片
　　ALTERA 逻辑程控芯片
　　HyperTransport的运行规格
　　HyperTransport最吸引人的地方在那里，就是在于那6.4GB的高速传输速度。 HyperTransport是由两条点对点的单向数据传输路径组成（一条为输入、一条为输出）。两条单向传输路径的数据带宽是可以根据数据量的大小而弹性改变，最低的有2bit，可以调节为4bit、8bit、16bit、32bit，HyperTransport的运行在400MHZ的时钟频率下，但是使用的是DDR SDRAM相同的双钟频触发技术，所以在400MHZ的额定频率下，其实是相当与工作在800MHZ的效能，正是如此每个数据的资料传输路径最高可以有 800Mb/Sec。如果这样来计算，当输入输出的资料输出路径都设置到最高的32bit时，然后以全速度400MHz DDR（相当于800MHZ）的时钟频率运行，这时数据最高的传输率就出现了—6.4GB/Sec。但是当传输的数据路径的数据宽度降低为非 32bit，那么传输数据的速度也自然下降。不过HyperTransport还有一大特色就是当数据资料宽度为非32bit (4byte)时，可以分批传输数据来达到32bit相同的效果，比如说16bit的数据就分两批传输，在使用8bit数据时就分4批传送，这种分包传输数据的方法，给了HyperTransport更大的弹性空间，最小4byte，最大64byte。对于资料快速传输带来了很大的形式上的改良，提高了系统数据处理性能。
　　HyperTransport与其它系统接口界面速度比较
　　接口界面 峰值资料传输速度
　　PCI（32bit 33.33MHz） 132MB/Sec
　　PCI（64bit 66.66MHz） 528MB/Sec
　　PCI-X 1GB/Sec
　　InifiBand 4GB/Sec
　　HyperTransport 6.4GB/Sec
　　HyperTransport的电气规格
　　HyperTransport采用的是所谓的差动式数据传输，这于Ultra SCSI/2 LVD或者USB数据传输方式是相同的，既每个bit都是用两条传输线的电压之间的差异来传输数字信号，当A线路的电压电位高于B线路时，看做”1″，反之为”0″。高速数据传输的特点通常是要使用非常之低的运行电压，对于HyperTransport来说这点也是十分正确的。 HyperTransport的运行电压为1.2V，电压可以接受的差异标准是正负5%（差异600mV），换句话说来说就是在1.26-1.14V之间都是可以接受正确逻辑传输信号，这是针对信息发送方面的定义，在数据接收方面则为200mV的电压差异。可见HyperTransport传输的偏差允许还是比较大的。同SCSI和IDE的规范相同，HyperTransport也需要在传输路径中要有终端电阻，但是只要100欧姆的电阻即可，大大减低了电阻的成本。而且在采用HyperTransport的主板上，只要设计的线路不要超过24英寸，就能保证先前提到的800Mbit/Sec的数据传输率。
　　用HyperTransport取代PCI
　　AMD决定用HyperTransport用在自家的芯片组上来取代使用已久的PCI。既然如此应该有超越PCI的地方，对此AMD做了专门的解释。下图就是它的数据处理规格。（图Hypertech4.bmp）我们都是知道 HyperTransport是每一个数据有是有2个资料线路来传输数据的，也就是说每bit就拥有2条传输资料的线路，上图给出了各种信号的线路，大家自己相加一下就知道可以使用多少线路。当8bit的HyperTransport就有55条线路，与32bit 33.33MHz的PCI相比使用了更少的线路，可以8bit的HyperTransport确有1.6GB/Sec的数据传输能力，这就已经是PCI的 12倍了。HyperTransport使用的线路比PCI要少很多，也就是说功耗方面会更节约。效能高又省电是取代PCI系统的最大吸引力所在。
　　北桥依然使用EV6而和南桥和PCI等设备的连接完全采用效能高的HyperTransport
　　HyperTransport技术的现状
　　除了可以使用在AMD的芯片组里和CPU上之外，现在还有那些厂商会采用 HyperTransport？？现在我们打听的到消息只有Nvidia准备使用在自己开发的南桥芯片上，如果可以配合上2001年2月AMD宣布突出的北桥芯片的HyperTransport技术，那样就可以一统原来PCI的天下，南北桥芯片完全具有全套高速的运行环境，那时真正的天下无敌，Hub Link、V-Link、DPI都被远远的甩在后面。Broadcom和SnadCraft也已经宣布会在自己的产品中加入HyperTransport 技术，而ALTERA公司在2001年第一季度都已经推出了符合HyperTransport标准的FPGA的可编程逻辑芯片。这一切太喜人了！
　　结论
　　HyperTransport只是用在电路基板上的技术，所以不会以扩展卡的形式出现，所以根本不会影响到现在PCI-X、Inifiband（用于系统外接设备的高速传输接口技术），而且HyperTransport只会老老实实的存在于系统内部，也不太可能用在数据存储设备上，所以其它的行业没有必要为此技术的产生而在恐慌什么。
　　HyperTransport带来的性能提升是可以肯定的，因为HyperTransport 还没有完全的完善起来，一但成熟以后，这项技术将会是开放式的，由此可见它未来的前景是多么的光明。HyperTransport在未来的日子不但会给很多开发设计商带来新的开发资源，也为用户提供了更快速的产品。开放式技术的还有一个优点就是价格是不计算在成本之内，那时我们拿到的 HyperTransport的产品都是低廉的。我们不得不赞叹这些无私的数字英雄们。

Alpha Architecture
http://www.VeryCD.com/topics/2917061/
TRIPS CPU
http://www.cs.utexas.edu/~trips/prototype.html

本文链接: http://www.books51.com/847625.html

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